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计算机组成原理第5章部分习题参考答案


第五章部分习题参考答案 【5-10】一个 1K * 8 的存储芯片需要多少根地址线,数据输入输出线? 解: n = log21024 = 10 根。由于一次可读写 8 位数据,所以需要 8 根数据输入输出线。 【5-11】某计算机字长 32 位,存储容量 64KB,按字编址的寻址范围是多少?若主存以字节编址, 试画出主存字地址和字节地址的分配情况? 解: 因为字长 32 位,所以 64KB = 16KW,要表示 16K 个存储单元,需要 14 根地址线。所以按字编 址的寻址范围是 0000H ~ 3FFFH 。 若按字节编址,假设采用 PC 机常用的小端方案,则主存示意图如下:

【5-13】现有 1024×1 的存储芯片,若用它组成容量为 16K×8 的存储器。试求: (1) 实现该存储器所需芯片数量 (2) 若将这些芯片分装在若干块板上,每块板的容量是 4K×8,该存储器所需的地址线的总位数是 多少?其中几位用于选板?几位用于选片?几位用作片内地址? 解: (1)需要 16 组来构成 16K,共需芯片 16×8 = 128 片 (2)需要的地址线总位数是 14 位。因为共需 4 块板,所以 2 位用来选板,板内地址 12 位,片内地 址 10 位。

1

每块板的结构如下图

2

4 块板共同组成 16K×8 存储器的结构图 【5-15】某半导体存储器容量 16K×8,可选 SRAM 芯片的容量为 4K ×4;地址总线 A15~A0(A0 为最低位),双向数据总线 D7~D0,由 R/W 线控制读写。设计并画出 该存储器的逻辑图,并注明地址分配、片选逻辑和片选信号的极性。 解: 注:采用全译码方式方案 片选 A15 A14 A13 A12 A11 A10 A9 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A8 0 1 0 1 0 1 0 1 A7 0 1 0 1 0 1 0 1 片内地址 A6 0 1 0 1 0 1 0 1 A5 0 1 0 1 0 1 0 1 A4 0 1 0 1 0 1 0 1 A3 0 1 0 1 0 1 0 1 A2 0 1 0 1 0 1 0 1 A1 0 1 0 1 0 1 0 1 A0 0 1 0 1 0 1 0 1
4K 4K 4K 4K

由以上真值表可知,采用全译码方式,A15,A14 恒为 0,A13,A12 为 00,01,10,11 时分别选定 4 组不同的 4K 的 RAM 芯片。可以写出片选逻辑表达式

3

【5-17】用容量为 16K×1 的 DRAM 芯片构成 64KB 的存储器 (1) 画出该存储器的结构框图 (2) 设存储器的读写周期均为 0.5 微秒,CPU 在 1 微秒内至少要访存一次,试问采用哪种刷新方式 比较合理?相邻两行之间的刷新间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是 多少? 解: (1) 结构框图如下(若看不清可以从”视图”菜单中调整显示比例)

4

(2) 由于存储器芯片规格为 16K×1,所以,其芯片内部的存储矩阵是 128×128 的存储矩阵。 若采用集中刷新方式,则死区为 0.5×128 = 64 微秒。而 CPU 1 微秒至少访存一次,长达 64 微 秒的死区显然极为不合理。 若采用分散刷新方式,则需要将系统存取周期增加至 1 微秒,降低了整机速度,且刷新过于频 繁。 所以, 应该采用异步刷新方式, 假设允许的最大刷新间隔是 2ms,则相邻两行刷新间隔为 2ms / 128 = 15.625 微秒。全部存储单元刷新一遍实际时间是 0.5 * 128 = 64 微秒 【5-18】有一个 8 位机,采用单总线结构,地址总线 16 位(A15~A0),数据总线 8 位(D7~D0),控 制总线与主存有关的信号有 MREQ(低电平有效允许访存)和 R/ W (高电平为读命令,低电平为写 命令)。 主存地址分配如下:从 0~8191 为系统程序区,有 ROM 芯片组成;从 8192~32767 为用户程序区; 最后(最大地址)2K 地址空间为系统程序工作区(上述地址均为十进制,按字节编址)。 现有下列存储芯片:8K×8 的 ROM,16K×1,2K×8,4K×8,8K×8 的 SRAM。从上述规格中选用芯 片设计该机的存储器,画出主存的连接框图,并注意画出片选逻辑及与 CPU 的连接。 解:注:该题首先应将十进制的单元数转换成对应的地址空间。 可得系统程序区为 0000H~1FFFH(8191)(8K),用户程序区 2000H~7FFFH(24K),程序工作区 8000H~87FFH(2K)。所以,选用 8K×8 ROM 一片,8K×8 RAM 3 片,2K×8 RAM 1 片。 片选 A15 A14 A13 A12 A11 A10 A9 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A8 0 1 0 1 0 1 0 1 0 1 片内地址 A7 0 1 0 1 0 1 0 1 0 1 A6 0 1 0 1 0 1 0 1 0 1 A5 0 1 0 1 0 1 0 1 0 1 A4 0 1 0 1 0 1 0 1 0 1 A3 0 1 0 1 0 1 0 1 0 1 A2 0 1 0 1 0 1 0 1 0 1 A1 0 1 0 1 0 1 0 1 0 1 A0 0 1 0 1 0 1 0 1 0 1
2K 8K 8K 8K 8K

由真值表分析可知,可以用 A15,A14,A13 通过 3-8 译码器进行片选,由于最后 2K 空间片内地址 只有 11 位,所以,通过一个或门共同参与片选工作。

5

连接图如下

【5-19】某半导体存储器容量 15KB,其中固化区 8KB,可选 EPROM 芯片为 4K ×8;可选随机读写区 7KB,可选 SRAM 芯片有:4K×4,2K ×4,1K×4.地址总线 A15~A0,双向数据总线 D7~D0,R/ W 控 制读写, MREQ为低电平时允许存储器工作。设计并画出该存储器逻辑图,注明地址分配,片选逻 辑,片选信号极性等。 解:注:该题采用全译码方案,选用 2 片 4K×8 的 ROM,2 片 4K×4 的 RAM,2 片 2K×4 的 RAM,2 片 1K×4 的 RAM。 片选 A15 0 0 0 0 0 0 A14 0 0 0 0 0 0 A13 0 0 0 0 1 1 A12 0 0 1 1 0 0 A11 0 1 0 1 0 1 A10 0 1 0 1 0 1 A9 0 1 0 1 0 1 A8 0 1 0 1 0 1
6

片内地址 A7 0 1 0 1 0 1 A6 0 1 0 1 0 1 A5 0 1 0 1 0 1 A4 0 1 0 1 0 1 A3 0 1 0 1 0 1 A2 0 1 0 1 0 1 A1 0 1 0 1 0 1 A0 0 1 0 1 0 1
4K 4K 4K

0 0 0 0

0 0 0 0

1 1 1 1

1 1 1 1

0 0 1 1

0 1 0 0

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

2K

1K

由上表分析可知,A15,A14 恒为零,可以通过 A13,A12 的四个不同状态,00,01,10,11 进行片 选,采用全译码方式,片选逻辑如下: 4K 的 ROM 地址是 0000H~0FFFH,片选 CS 0 = Y 0 4K 的 ROM 地址是 1000H~1FFFH,片选 CS1 = Y1 4K 的 RAM 地址是 2000H~2FFFH,片选 CS 2 = Y 2 2K 的 RAM 地址是 3000H~37FFH,片选 CS 3 = A11 + Y 3 1K 的 RAM 地址是 3800H~3BFFH,片选 CS 4 = A10 + A11 + Y 3

EN

=

MREQ + A14 + A15

连接图如下:2K 的 RAM 片内地址线为 A10~A0,1K 的 RAM 的片内地址线为 A9~A0,图中未画出。

【5-20】 某计算机地址总线 16 位, 访存空间 64KB。 外围设备与主存统一编址, I/O 空间占用 FC00~ FFFFH。现用 2164 芯片(64K * 1)构成主存储器,设计并画出该存储器逻辑图,并画出芯片地址线, 数据线与总线的连接逻辑以及行选信号和列选信号的逻辑式,使访问 I/O 时不访问主存。动态刷新
7

逻辑暂不考虑。 解: I/O 空间为 1111 1100 0000 0000 ~ 1111 1111 1111 1111.可以看出,A15~A10 恒为 1.所以,当 A15~A10 不全为 1 时为主存的地址空间,此时应产生低电平片选:

CS

= A15 * A14 * A13 * A12 * A11 * A10 +

MREQ

【5-25】设某计算机主存容量为 4MB,Cache 容量为 16KB,每块包含 8 个字,每字 32 位,设计一个 4 路组相联映像(即 Cache 每组内有 4 个块)的 Cache 组织,要求: (1) 画出主存地址字段中各段的位数 (2) 设 Cache 的初态为空,CPU 依次从主存第 0,1,2,3,…99 号单元读出 100 个字(主存一次读 出一个字),并重复按此次序读 8 次,问命中率是多少? (3) 若 Cache 的速度是主存的 6 倍,试问有 Cache 和无 Cache 相比,速度提高了多少倍? 解: (1) 主存容量 4MB,所以地址共 22 位。 每块为 8×4 = 32 字节,所以块内地址是 5 位。 4 块为一组,所以组内块地址是 2 位。 每组共 32×4 = 128 字节,Cache 为 16KB,共 16KB / 128B = 128 个组。所以组地址 7 位。 主存可以分为 4MB / 16KB = 256 个区。所以区地址是 8 位。

(2) 分析:由于 Cache 的初态是空的,所以 CPU 访问 0 号字单元时未命中,此时需调入 CACHE 的 0 号块,由于 Cache 每块有 8 个字,0~7 号单元的内容被调入 Cache,故后续访问 1~7 号字单元 时命中。以此类推,主存第 0、1、2…、99 号字单元分别在 0、1、2….12 块中,所以 CPU 第一 遍访问 0~99 号单元的过程中,每个块第 1 个单元均不命中,故共有 13 次未命中。而第二遍到
8

第八遍访问时由于所有信息均已调入 Cache,所以全部命中。 命中率 = (800 - 13) / 800 = 98.375% (3) 设访问一次 Cache 需要时间为 t,则访问一次主存需要时间为 6t. 没有 Cache 时,访问主存需时间 6t;有 Cache 时,访问主存的时间是 6t * (1-98.375%),访问 Cache 的时间 98.375%t,平均的访问时间为: 6t * (1-98.375%) + 98.375%t = 1.08125t 所以,速度提高为: 6t / 1.08125t ≈ 5.5 倍。

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